在实际应用电路中, MOS的QG参数会影响实际开关的时间, 因此以下是相关的原理说明,
t0~t1:短路瞬間，B+被下拉導致VGS(OD)一同被下拉至V1，但由於VDD 外部RC 影響，波
型會較平緩。
t0~t2:保護IC 本身Delay 時間，短路後IC 等待至t2 開始將OD pull low。
t2~t3:OD Pin pull low，開始進行第一段放電至V2，參考Fig. 5 藍線所示。
t3~t4:當VGS放電至V2時，電壓已不足以將MOS導通，故Drain(PB-)端電壓開始拉高至PB+，
導致電荷流入CGD 中，產生一段平緩區(甚至可能會拉高)，參考Fig. 5 紅線所示。
t4~t5:當MOS 完全關斷後，VGS 繼續放電至VSS。
以下为实际测试结果:
从上述可以看到多个MOS并联后的TSIP会些微影响TSIP的时间, 因此, 在评估MOS时可以透过以下公式估算TSIP的时间:
TSIP = TSIP0 + 4.98 ∗ Qg
此公式是透过多个测试组合所归纳出来的一个评估方法, 用于快速评估Qg对TSIP的影响。
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